`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2025/06/23 17:07:08
// Design Name: 
// Module Name: adder
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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/*使用Verilog语言内置的与门、或门、异或门实现一位全加器*/

module full_adder (
    input [3:0] A,       // 输入 A（4位二进制）
    input [3:0] B,       // 输入 B（4位二进制）
    input Cin,           // 输入进位 Cin
    output Sum,          // 输出和
    output Cout          // 输出进位
);


    assign Sum = A ^ B ^ Cin;     
    assign Cout = (A & B) | (B & Cin) | (A & Cin);  

endmodule
